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Preliminary Technical Data
Clock Input
Table 15. Clock Input
ADSP-21462/ADSP-21465/ADSP-21467/ADSP-21469
400 MHz
450 MHz
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
t CK
t CKL
t CKH
t CKRF
t CCLK 3
CLKIN Period
CLKIN Width Low
CLKIN Width High
CLKIN Rise/Fall (0.4 V to 2.0 V)
CCLK Period
TBD 1
TBD 1
TBD 1
2.5 1
TBD 2
TBD 2
TBD 2
TBD
TBD
TBD 1
TBD 1
TBD 1
2.22 1
TBD 2
TBD 2
TBD 2
TBD
TBD
ns
ns
ns
ns
ns
1
2
3
Applies only for CLKCFG1–0 = 00 and default values for PLL control bits in PMCTL.
Applies only for CLKCFG1–0 = 01 and default values for PLL control bits in PMCTL.
Any changes to PLL control bits in the PMCTL register must meet core clock timing specification t CCLK .
t CK
CLKIN
t CKH
t CKL
Figure 5. Clock Input
Clock Signals
The ADSP-2146x can use an external clock or a crystal. See the
CLKIN pin description in Table 7 . Programs can configure the
processor to use its internal clock generator by connecting the
AD S P-2146X
necessary components to CLKIN and XTAL. Figure 6 shows the
component connections used for a crystal operating in funda-
mental mode. Note that the clock rate is achieved using a 28.125
MHz crystal and a PLL multiplier ratio 16:1 (CCLK:CLKIN
achieves a clock speed of 450 MHz). To achieve the full core
CLKIN
C1
22pF
R1
1M *
Y1
XTAL
R2
47 *
C2
22pF
clock rate, programs need to configure the multiplier bits in the
PMCTL register. In case of the ADSP-21462W, ADSP-21465W,
and ADSP-21469W, the maximum clock speed of 400 MHz is
arrived at by using a 25 MHz crystal with the default multiplier
of 16:1.
29.125 MHz
R2 S HOULD BE CHO S EN TO LIMIT CRY S TAL
DRIVE POWER. REFER TO CRY S TAL
MANUFACTURER’ S S PECIFICATION S
*TYPICAL VALUE S
Figure 6. 450 MHz Operation (Fundamental Mode Crystal)
Rev. PrC
| Page 23 of 62 | January 2009
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